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Oltre a modellamento di programma solito di FPGA, il può usare un metodo di messa a punto diretta di catene reali. Grazie a numero illimitato di cicli di un di cristalli di FPGA, l'operabilità di progetti può esser controllata in tempo reale invece usare grande dei vettori di prova necessari all'atto di modellamento di programma.

Il sistema di progetto di dispositivi di Virtex sostiene sia il modellamento di programma sia un metodo di messa a punto di direttamente catene di hardware. Per modellare la prestazione il sistema prende le informazioni provvisorie ricevute dopo collocamento di un database di progetti ed entra in esso nel : lista. L'utente può registrarsi anche le parti del progetto, critico in tempo, usando il tempo statico RINTRACCIANO l'analizzatore.

L'ambiente di progetto sostiene l'impiego di progetti gerarchici in cui gli schemi del livello superiore contengono funzionale principale mentre i sistemi del livello più basso definiscono logico di questi blocchi. Questi elementi del progetto gerarchico di un si uniscono da mezzi adatti a uno stadio di collocamento in un cristallo. All'atto di realizzazione gerarchica i vari mezzi d'impiego del progetto possono unirsi, dando alla probabilità ciascuna di parti per entrare in dal metodo adatto per esso.

Inoltre, l'ottimizzazione comune riduce il tempo di compilazione siccome il software e l'architettura di un chip sono stati creati prendendo in considerazione l'interazione. Cicli di progetto, così, - grazie a tempi più corti di ciascuna di iterazioni di tutto il processo.

Creato sulla base dell'esperienza è aumentato sviluppando il FPGA la serie, la famiglia di Virtex è il passo rivoluzionario che avanti definisce nuovi standard in produzione di logica programmabile. Unendo una varietà grande di nuove proprietà di sistema, una gerarchia di e risorse facenti l'itinerario flessibili con il silicio avanzato di produzione, la famiglia di Virtex dà al progettista opportunità di grande velocità di realizzazione, logico grande di dispositivi digitali, all'atto di diminuzione considerevole in tempo di sviluppo.

Ogni LYa contiene la logica speciale del trasferimento accelerato, il provvede la migliore realizzazione su VELLUTO DI COTTONE di varie funzioni di. KLB contiene due catene separate di trasferimento — su uno su ogni sezione. Dimensione di una catena di trasferimento — due pezzettini su KLB.

I requisiti provvisori sono introdotti nello schema nella forma di restrizioni dirette, come frequenza ammissibile minima di un o il ritardo più ammissibile tra due registri. All'atto di un tal approccio la velocità risultante di sistema che prende la dimensione totale in considerazione di strade automaticamente è aggiustata sotto dell'utente. Così, il compito di restrizioni provvisorie per catene diventa non necessario.

Dopo inclusione di cibo, la frequenza di CCLK è 5 MEGAHERTZ uguali. Questa frequenza fino a carico di pezzettini di ConfigRate allora la frequenza sul nuovo valore determinata da questi pezzettini. Se nel progetto altra frequenza non è ficcata, la frequenza usata implicitamente è 4 MEGAHERTZ uguali.

Gli itinerari speciali di logica del trasferimento accelerato possono anche per accessione in cascata di generatori funzionali a un di creazione di funzioni con un gran numero di variabili di entrata.

I generatori funzionali sono realizzati nella forma di tavoli 4-vkhodovy di trasformazione (il Tavolo di Ricerca — LUT). Eccetto uso come generatori funzionali, ogni elemento LUT può essere anche - come la dimensione di memoria ad accesso casuale sincrona di 161 i pezzettini. Per di più, da due elementi LUT dentro una sezione è possibile realizzare la dimensione di memoria ad accesso casuale 162 i pezzettini 321 i pezzettini o la dimensione di memoria ad accesso casuale di due porti di 161 i pezzettini.

I codici che sono annotati in celle di memoria statica gestiscono il controllo di elementi logici e i quadri di controllo degli itinerari che effettuano connessioni nello schema. Questi codici sono caricati in celle dopo inclusione di un e possono riavviare nel corso di lavoro se è necessario per le funzioni realizzate da un chip.